IBM روز پنجشنبه اعلام کرد که اولین تراشه آزمایشی خود را با استفاده از فناوری ساخت کلاس 0.7 نانومتری (7 آنگستروم) تولید کرده است، که اولین فرآیند تولید زیر 1 نانومتر در صنعت محسوب می‌شود. این فناوری فرآیند مفهومی بر ترانزیستورهای به اصطلاح نانواستک متکی است و وعده افزایش چشمگیر توان، عملکرد و مساحت (PPA) را در مقایسه با گره کلاس 2 نانومتری IBM می‌دهد. برای تولید ترانزیستورهای نانواستک، IBM به جای یک ویفر، از دو ویفر به همراه اتصال دی‌الکتریک فوق‌نازک استفاده می‌کند، آرایشی که قبلاً هرگز استفاده نشده است.

گفته می‌شود فرآیند ساخت کلاس 7A (یا کلاس 0.7 نانومتری) IBM مبتنی بر ترانزیستورهای نانواستک، عملکردی تا 50% بالاتر و بهره‌وری انرژی تا 70% بیشتر را در مقایسه با گره کلاس 2 نانومتری IBM که مبتنی بر ترانزیستورهای نانوشیت گیت-همه-جانبه (gate-all-around) است و این شرکت در سال 2021 معرفی کرد، ارائه می‌دهد. شاید مهم‌تر از آن، معماری نانوشیت IBM چگالی SRAM را 40% و بهبود چگالی را برای ترانزیستورهای منطقی حتی بیشتر می‌کند، دستاوردهایی که امروزه دستیابی به آن‌ها بسیار دشوار است.

چنین دستاوردهای عظیمی با نوآوری‌های متعدد امکان‌پذیر شده‌اند، اما عامل کلیدی، معماری ترانزیستور نانواستک IBM است که از نظر مفهومی شبیه CFETها است و از ترانزیستورهای نانوشیت GAA نشأت می‌گیرد.

دو ویفر به جای یک ویفر

در فناوری‌های فرآیند مدرن، تمام ترانزیستورهای منطقی در یک لایه فعال دستگاه قرار دارند و NFETها و PFETها به صورت جانبی در طرح‌بندی سلول استاندارد در کنار یکدیگر قرار می‌گیرند. ترانزیستورهای نانوشیت GAA دارای هندسه داخلی پیشرفته‌تری هستند، اما همچنان در این لایه تک ترانزیستوری قرار دارند که با هر نسل کوچک‌تر کردن آن دشوارتر می‌شود.

مفهوم نانواستک IBM به نظر می‌رسد ترانزیستورهای مکمل نوع N و نوع P را به جای قرار دادن در کنار یکدیگر در یک لایه ترانزیستوری واحد، به لایه‌هایی که به صورت عمودی به هم متصل شده‌اند، جدا می‌کند. نتیجه آن کاهش عمده در ردپای جانبی یک جفت CMOS است، زیرا این معماری به طور موثر یک ساختار NFET+PFET را از یک طرح‌بندی 2D به یک طرح‌بندی انباشته 3D تبدیل می‌کند، به همین دلیل IBM می‌تواند بدون اتکا به کوچک‌سازی مسطح سنتی، تقریباً دو برابر چگالی ترانزیستور را نسبت به گره تحقیقاتی 2 نانومتری خود ادعا کند.

در حالی که از نظر مفهومی ترانزیستورهای نانواستک IBM شبیه CFETها هستند، روشی که IBM نانواستک‌های خود را می‌سازد، اساساً با CFETهای یکپارچه که توسط سازندگان تراشه و سازمان‌های مختلف پیشنهاد شده‌اند، متفاوت است. ترانزیستورهای نوع N و نوع P اساساً یک نوع ترانزیستور هستند که به عنوان شرکای مکمل در منطق CMOS استفاده می‌شوند، اما در نوع حامل (الکترون برای نوع N و حفره الکترونی برای نوع P)، قطبیت سوئیچینگ و رفتار الکتریکی متفاوت هستند، به همین دلیل فناوری‌های فرآیند پیشرفته تمایل دارند آن‌ها را به طور جداگانه بهینه کنند. با این حال، این ترانزیستورهای نوع N و نوع P بر روی یک ویفر با استفاده از مواد اساساً یکسان ساخته می‌شوند، بنابراین سطح بهینه‌سازی آن‌ها امروزه محدود است.

به جای ساخت ترانزیستورهای نوع N و نوع P بر روی یک ویفر با استفاده از مواد یکسان، IBM آن‌ها را به طور جداگانه بر روی ویفرهای مختلف می‌سازد و با استفاده از اتصال دی‌الکتریک فوق‌نازک در یکپارچه‌سازی CMOS، آن‌ها را با هم ادغام می‌کند. این امر شرکت را قادر می‌سازد تا کانال‌های نوع N و P را به طور مستقل بهینه کند، زیرا هر لایه اکنون می‌تواند از شرایط فرآیند متفاوت، مواد کانال متفاوت، مهندسی کرنش متفاوت، یا حتی هندسه‌های متفاوت استفاده کند (اگرچه تصاویر IBM نشان می‌دهد که هندسه ترانزیستورهای مختلف یکسان است).

همانطور که در تمام گره‌های فرآیند جدید می‌بینیم، اندازه‌گیری در مقیاس نانومتر با ابعاد فیزیکی دستگاه همبستگی ندارد، اما این یک دستاورد فوق‌العاده باقی می‌ماند.

ملاحظات متعدد

استفاده از دو ویفر برای لایه‌های ترانزیستور فعال به جای یک ویفر می‌تواند به IBM اجازه دهد NFETها و PFETها را به صورت عمودی روی هم قرار داده و آن‌ها را به طور مستقل بهینه کند، اما چنین روشی دارای تعدادی ملاحظات است که امروزه در گره‌های منطقی تک لایه وجود ندارد.

بزرگترین مسائل، تراز و بازده اتصال هستند، زیرا دو ویفر منطقی پیشرفته باید با دقت فوق‌العاده‌ای تراز شوند و هر نقصی در رابط اتصال می‌تواند پشته را از بین ببرد. ثانیاً، مسیریابی و تامین برق می‌تواند با دو لایه دستگاه فعال پیچیده‌تر شود. ثالثاً، خنک‌سازی اکنون دشوارتر می‌شود زیرا یک لایه فعال از هیت‌سینک دورتر قرار می‌گیرد. آخرین اما نه کم‌اهمیت‌ترین، هزینه‌ها هستند. IBM باید برای دو ویفر پیشرفته FEOL، مراحل اضافی اتصال و نازک‌سازی هزینه کند و پیچیدگی فرآیند بالاتر و احتمالاً بازده کمتر را مدیریت کند. در نتیجه، کل مفهوم تنها در صورتی منطقی است که افزایش چگالی، SRAM و عملکرد به ازای هر وات به اندازه‌ای بزرگ باشد که مشکلات تولید و جریمه هزینه را جبران کند. IBM در مورد هزینه‌ها و قابلیت ساخت چیزی نمی‌گوید، و تراشه آزمایشی که تکمیل کرده است به اندازه یک ناخن است، بنابراین ساخت آن با استانداردهای امروزی دشوار نیست. در همین حال، بسیار محتمل است که این رویکرد تنها برای راه‌حل‌های هوش مصنوعی مراکز داده سنگین (که نزدیک به اندازه رتیکل هستند) منطقی باشد و نه برای پردازنده‌های اصلی برای کاربردهای مشتری. برای دیگران، CFETهای یکپارچه می‌توانند کار را انجام دهند.

از جنبه مثبت، فرآیند ساخت کلاس 7A IBM به لیتوگرافی High-NA EUV متکی نیست، زیرا به سادگی چنین ابزارهایی در مرکز تحقیقات نیمه‌هادی در آلبانی، نیویورک، جایی که IBM فناوری‌های خود را توسعه می‌دهد، وجود ندارد. استفاده از سیستم‌های Low-NA EUV اثبات شده، دستیابی به بازده بالا را در حال حاضر آسان‌تر می‌کند. در همین حال، باید دید که رویکرد دو ویفری IBM چگونه با اسکنرهای High-NA EUV که نصف میدان نوردهی ماشین‌های Low-NA EUV را دارند و بنابراین نیاز به دوخت میدان دارند، کار می‌کند، که واقعاً به بازده کمک نمی‌کند. IBM اشاره می‌کند که گره‌های نسل بعدی آن از لیتوگرافی High-NA EUV استفاده خواهند کرد، بنابراین این شرکت احتمالاً ایده‌هایی برای ترکیب این ابزارهای جدید با رویکردهای خود در طراحی ترانزیستور دارد.

در تولید طی پنج سال آینده

هنگام کار با فناوری‌های تولید IBM، باید در نظر داشت که این‌ها فرآیندهای ساختی نیستند که بتوان آن‌ها را مجوز گرفت و به سرعت در یک کارخانه تولید انبوه مستقر کرد، بلکه اساساً مجموعه‌ای از IPهای پیش‌رقابتی، پتنت‌ها و برخی دانش فنی تحقیق و توسعه هستند که می‌توان از آن‌ها برای طراحی یک گره تولید واقعی استفاده کرد. به عنوان مثال، Rapidus فرآیند کلاس 2 نانومتری IBM را مجوز گرفت، اگرچه هنوز باید ثابت کند که می‌تواند یک گره رقابتی با حجم بالا ایجاد کند.

IBM معتقد است که نانواستک می‌تواند برای نسل‌های زیر 1 نانومتر منطقی باشد و به طور بالقوه طی پنج سال آینده وارد تولید انبوه شود.