IBM روز پنجشنبه اعلام کرد که اولین تراشه آزمایشی را با استفاده از فناوری ساخت 0.7 نانومتری (7 آنگستروم) خود تولید کرده است که اولین فرآیند تولید زیر 1 نانومتر در صنعت محسوب می‌شود. این فناوری فرآیند مفهومی بر ترانزیستورهای به اصطلاح نانواستک (nanostack) متکی است و نوید افزایش چشمگیر توان، عملکرد و مساحت (PPA) را در مقایسه با گره 2 نانومتری IBM می‌دهد. برای تولید ترانزیستورهای نانواستک، IBM به جای یک ویفر، از دو ویفر به همراه پیوند دی‌الکتریک فوق‌نازک استفاده می‌کند، آرایشی که قبلاً هرگز به کار گرفته نشده بود.

گفته می‌شود فرآیند ساخت کلاس 7A (یا 0.7 نانومتری) IBM مبتنی بر ترانزیستورهای نانواستک، تا 50 درصد عملکرد بالاتر و 70 درصد بهره‌وری انرژی بیشتر را در مقایسه با گره 2 نانومتری IBM مبتنی بر ترانزیستورهای نانوشیت گیت-همه-جانبه (nanosheet gate-all-around) که این شرکت در سال 2021 معرفی کرده بود، ارائه می‌دهد. شاید مهم‌تر از آن، معماری نانوشیت IBM چگالی SRAM را 40 درصد و بهبود چگالی را برای ترانزیستورهای منطقی حتی بیشتر می‌کند، دستاوردهایی که امروزه به سختی قابل دستیابی هستند.

چنین دستاوردهای عظیمی با نوآوری‌های متعدد امکان‌پذیر شده است، اما عامل اصلی، معماری ترانزیستور نانواستک IBM است که از نظر مفهومی شبیه CFETها بوده و از ترانزیستورهای نانوشیت GAA نشأت می‌گیرد.

دو ویفر به جای یک ویفر

در فناوری‌های فرآیند مدرن، تمام ترانزیستورهای منطقی در یک لایه فعال دستگاه قرار دارند و NFETها و PFETها به صورت جانبی در کنار یکدیگر در طرح‌بندی سلول استاندارد قرار می‌گیرند. ترانزیستورهای نانوشیت GAA دارای هندسه داخلی پیشرفته‌تری هستند، اما همچنان در این لایه تک ترانزیستوری قرار دارند که با هر نسل کوچک‌تر کردن آن دشوارتر می‌شود.

مفهوم نانواستک IBM به نظر می‌رسد ترانزیستورهای مکمل نوع n و نوع p را به لایه‌های پیوند خورده عمودی جدا می‌کند، به جای اینکه آنها را در یک لایه ترانزیستوری در کنار هم قرار دهد. نتیجه آن کاهش عمده در ردپای جانبی یک جفت CMOS است، زیرا این معماری به طور موثر یک ساختار NFET+PFET را از یک طرح‌بندی 2D به یک طرح‌بندی انباشته 3D تبدیل می‌کند، به همین دلیل IBM می‌تواند چگالی ترانزیستور را تقریباً دو برابر گره تحقیقاتی 2 نانومتری خود بدون اتکا به کوچک‌سازی مسطح سنتی ادعا کند.

در حالی که ترانزیستورهای نانواستک IBM از نظر مفهومی شبیه CFETها هستند، روشی که IBM نانواستک‌های خود را می‌سازد، اساساً با CFETهای یکپارچه (monolithic) که توسط سازندگان تراشه و سازمان‌های مختلف پیشنهاد شده‌اند، متفاوت است. ترانزیستورهای نوع n و نوع p اساساً یک نوع ترانزیستور هستند که به عنوان شرکای مکمل در منطق CMOS استفاده می‌شوند، اما در نوع حامل (الکترون برای نوع n و حفره الکترونی برای نوع p)، قطبیت سوئیچینگ و رفتار الکتریکی متفاوت هستند، به همین دلیل فناوری‌های فرآیند پیشرفته تمایل دارند آنها را جداگانه بهینه‌سازی کنند. با این حال، این ترانزیستورهای نوع n و نوع p روی یک ویفر با استفاده از مواد اساساً یکسان ساخته می‌شوند، بنابراین سطح بهینه‌سازی آنها امروزه محدود است.

به جای ساخت ترانزیستورهای نوع n و نوع p روی یک ویفر با استفاده از مواد یکسان، IBM آنها را به طور جداگانه روی ویفرهای مختلف می‌سازد و با استفاده از پیوند دی‌الکتریک فوق‌نازک در یکپارچه‌سازی CMOS، آنها را با هم ادغام می‌کند. این امر شرکت را قادر می‌سازد تا کانال‌های نوع n و p را به طور مستقل بهینه‌سازی کند، زیرا هر لایه اکنون می‌تواند از شرایط فرآیند متفاوت، مواد کانال متفاوت، مهندسی کرنش متفاوت، یا حتی هندسه‌های متفاوت استفاده کند (اگرچه تصاویر IBM نشان می‌دهد که هندسه ترانزیستورهای مختلف یکسان است).

همانطور که در مورد تمام گره‌های فرآیند جدید می‌بینیم، اندازه‌گیری در مقیاس نانومتر با ابعاد فیزیکی دستگاه ارتباط ندارد، اما این همچنان یک دستاورد فوق‌العاده است.

ملاحظات متعدد

استفاده از دو ویفر برای لایه‌های ترانزیستور فعال به جای یک ویفر می‌تواند به IBM اجازه دهد NFETها و PFETها را به صورت عمودی روی هم قرار داده و آنها را به طور مستقل بهینه‌سازی کند، اما چنین روشی با تعدادی ملاحظات همراه است که امروزه در گره‌های منطقی تک لایه وجود ندارند.

بزرگترین مسائل، تراز و بازده پیوند هستند، زیرا دو ویفر منطقی پیشرفته باید با دقت فوق‌العاده‌ای تراز شوند و هر نقصی در رابط پیوند می‌تواند پشته را از بین ببرد. ثانیاً، مسیریابی و تامین برق می‌تواند با دو لایه فعال دستگاه پیچیده‌تر شود. ثالثاً، خنک‌سازی اکنون دشوارتر می‌شود زیرا یک لایه فعال از هیت‌سینک دورتر قرار می‌گیرد. و در آخر، هزینه‌ها هستند. IBM باید برای دو ویفر پیشرفته FEOL، مراحل اضافی پیوند و نازک‌سازی هزینه کند و پیچیدگی فرآیند بالاتر و احتمالاً بازده کمتر را مدیریت کند. در نتیجه، کل این مفهوم تنها در صورتی منطقی است که افزایش چگالی، SRAM و عملکرد به ازای هر وات به اندازه‌ای بزرگ باشد که مشکلات تولید و جریمه هزینه را جبران کند. IBM هیچ چیز در مورد هزینه‌ها و قابلیت ساخت نمی‌گوید، و تراشه آزمایشی که تکمیل کرده است به اندازه یک ناخن است، بنابراین ساخت آن با استانداردهای امروزی دشوار نیست. در همین حال، به احتمال زیاد این رویکرد تنها برای راه‌حل‌های هوش مصنوعی مراکز داده سنگین (که نزدیک به اندازه رتیکل هستند) منطقی است و نه برای پردازنده‌های اصلی برای کاربردهای مشتری. برای دیگران، CFETهای یکپارچه می‌توانند کار را انجام دهند.

از جنبه مثبت، فرآیند ساخت کلاس 7A IBM به لیتوگرافی High-NA EUV متکی نیست، زیرا به سادگی چنین ابزارهایی در مرکز تحقیقات نیمه‌رسانا در آلبانی، نیویورک، جایی که IBM فناوری‌های خود را توسعه می‌دهد، وجود ندارد. استفاده از سیستم‌های Low-NA EUV اثبات شده، دستیابی به بازده بالا را در حال حاضر آسان‌تر می‌کند. در همین حال، باید دید که رویکرد دو ویفری IBM چگونه با اسکنرهای High-NA EUV کار می‌کند که میدان نوردهی آنها نصف ماشین‌های Low-NA EUV است و بنابراین نیاز به اتصال میدان (field stitching) دارند، که واقعاً به بازده کمک نمی‌کند. IBM اشاره می‌کند که گره‌های نسل بعدی آن از لیتوگرافی High-NA EUV استفاده خواهند کرد، بنابراین این شرکت احتمالاً ایده‌هایی برای ترکیب این ابزارهای جدید با رویکردهای خود در طراحی ترانزیستور دارد.

ورود به تولید در پنج سال آینده

هنگام بررسی فناوری‌های تولید IBM، باید در نظر داشت که اینها فرآیندهای ساختی نیستند که بتوان آنها را مجوز گرفت و به سرعت در یک کارخانه تولید انبوه مستقر کرد، بلکه اساساً مجموعه‌ای از IPهای پیش‌رقابتی، پتنت‌ها و دانش تحقیق و توسعه هستند که می‌توانند برای طراحی یک گره تولید واقعی استفاده شوند. به عنوان مثال، Rapidus فرآیند کلاس 2 نانومتری IBM را مجوز گرفت، اگرچه هنوز باید ثابت کند که می‌تواند یک گره تولید انبوه رقابتی ایجاد کند.

IBM معتقد است که نانواستک می‌تواند برای نسل‌های زیر 1 نانومتر منطقی باشد و احتمالاً ظرف پنج سال آینده وارد تولید انبوه شود.