سامسونگ در «اجلاس مدیران حافظه»، رویدادی که پیش از «سمیکون تایوان ۲۰۲۶» برگزار می‌شود، اعلام کرد که هدف از مشخصات حافظه HBM5 نسل بعدی، دو برابر کردن عملکرد و افزایش بهره‌وری انرژی در مقایسه با HBM4E است. با توجه به اینکه دو برابر کردن نرخ انتقال داده HBM4E تنها در یک نسل به سختی واقع‌بینانه است، اظهارات سامسونگ ممکن است به این معنی باشد که HBM5 تعداد پین‌های رابط را برای افزایش پهنای باند دو برابر خواهد کرد.

به گفته چوی جانگ-سئوک، رئیس تیم برنامه‌ریزی محصول بخش کسب‌وکار حافظه در بخش DS سامسونگ الکترونیکس، هدف HBM5 که در حال حاضر در دست توسعه است، دو برابر کردن عملکرد و بهبود ۲۰ درصدی عملکرد به ازای هر وات در مقایسه با نسل HBM4E است. پیش از این، سامسونگ اعلام کرده بود که پشته‌های حافظه HBM5 آن دارای یک بلوک مسیر حرارتی (HPB) خواهند بود که مقاومت حرارتی را ۲۰ درصد کاهش داده و خنک‌سازی ماژول‌های HBM5 را ساده‌تر می‌کند.

دو برابر شدن پهنای باند حافظه HBM5 به ازای هر پشته، منجر به پهنای باند اوج حدود ۴ ترابایت بر ثانیه به ازای هر پشته در سال‌های ۲۰۲۸-۲۰۲۹ خواهد شد. TSMC انتظار دارد که شتاب‌دهنده‌های هوش مصنوعی تا پایان دهه به پیکربندی‌های ۲۰ تا ۲۴ HBM5/HBM5E در هر بسته برسند، به این معنی که این سیستم‌های درون بسته تنها چند سال دیگر به پهنای باند حافظه عظیم ۸۰ تا ۹۶ ترابایت بر ثانیه دست خواهند یافت.

اگرچه هم تولیدکنندگان DRAM مانند مایکرون، سامسونگ یا SK Hynix و هم توسعه‌دهندگان کنترلرها و PHYهای HBM مانند Cadence، Rambus یا Synopsys، کنترلرها و رابط‌های HBM4/HBM4E را با نرخ انتقال داده ۱۶ گیگاترانسفر بر ثانیه ارائه می‌دهند، نرخ انتقال رسمی JEDEC برای HBM4E حدود ۱۲ گیگاترانسفر بر ثانیه خواهد بود.

اگر سامسونگ انتظار دارد HBM5 دو برابر پهنای باند HBM4E را ارائه دهد، مشخصات HBM5 باید یا نرخ انتقال داده به ازای هر پین را از ۱۲ گیگاترانسفر بر ثانیه به ۲۴ گیگاترانسفر بر ثانیه دو برابر کند، یا عرض رابط را از ۲,۰۴۸ به ۴,۰۹۶ بیت دو برابر کند، یا یک رابط عریض‌تر را با نرخ انتقال داده بالاتر ترکیب کند. افزایش عرض رابط پشته حافظه HBM5 به ۴,۰۹۶ بیت تاکنون توسط KAIST و Marvell پیش‌بینی شده است؛ با این حال، این قطعاً یک تأیید حتی نیمه‌رسمی از هدف مشخصات نیست.

از منظر عملکرد به ازای هر وات*، عریض‌تر کردن رابط عموماً آسان‌تر از دو برابر کردن نرخ سیگنال‌دهی به ازای هر پین است. سرعت‌های بالاتر به ازای هر پین نیازمند درایورها، گیرنده‌ها، کلاک‌ها، یکسان‌سازی، حاشیه‌های زمانی دقیق‌تر و یک PHY پیچیده‌تر است، زیرا حفظ یکپارچگی سیگنال‌دهی در سرعت‌های بسیار بالاتر از ۲۰ گیگاترانسفر بر ثانیه آسان نیست. اما در حالی که یک رابط HBM عریض‌تر بیت‌های بیشتری را به صورت موازی با سرعت کمتر در هر سیم منتقل می‌کند، رفتن از ۲,۰۴۸ به ۴,۰۹۶ پین به معنای دو برابر شدن مسیرهای TSV/I/O، درایورها، گیرنده‌ها، برجستگی‌ها، مسیریابی پیچیده‌تر و دای پایه بسیار پیچیده است. بنابراین، در حالی که یک I/O با ۴,۰۹۶ پین با سرعت متوسط احتمالاً برای pJ/bit بهترین است، پیچیدگی رابط/بسته به حدی شدید می‌شود که ممکن است مزایا را خنثی کند. علاوه بر این، چنین رابط عریضی شاید یک رابط ۳,۰۷۲ بیتی همراه با افزایش متوسط در نرخ انتقال داده، یک مصالحه مهندسی معقول باشد، اگرچه مهندسان درگیر در فرآیند تصمیم‌گیری JEDEC ممکن است نظر دیگری داشته باشند. در هر صورت، در حال حاضر، هرگونه بحث در مورد مشخصات HBM5 حدس و گمان باقی می‌ماند.

با این حال، هدف دو برابر کردن پهنای باند HBM4E (۲ ترابایت بر ثانیه به ازای هر پشته) در یک نسل، به وضوح بسیار جاه‌طلبانه است.

*لازم به ذکر است که دستیابی به ۲۰ درصد بهره‌وری انرژی بالاتر را می‌توان نه تنها با افزایش عملکرد، بلکه با بهبود فناوری فرآیند DRAM، بهینه‌سازی دای پایه، کاهش ولتاژهای TSV I/O، تغییرات معماری یا مدیریت توان نیز به دست آورد.